مطوّر يبني معالج RISC-V من الأوزان داخل نموذج Qwen 3.5 بحجم 4B وينفّذ 18 مليون تعليمة دون خطأ

نشر مطوّر على مدونته في 22 أكتوبر 2026 تجربة وضع فيها معالج RISC-V يعمل داخل نموذج Qwen 3.5 بحجم 4B. والمعالج ليس أداة خارجية يستدعيها النموذج، بل تحوّل إلى أوزان تعمل داخل الـ forward pass نفسه، في 11 طبقة إضافية فوق طبقات النموذج الـ 32، بمعمارية RV32IM مع إضافة Zba ووحدة للأرقام الكبيرة.

والفكرة تقوم على طبقات في هذه النماذج تتحدّث حالتها تدريجيًا، فكل كتابة تختلط بما قبلها والناتج مزيج لا رقم محدد. وإذا ضُبطت بوابة الكتابة على 1 تمامًا، واستُخدمت مفاتيح لا يعمل في كل منها إلا بت واحد، تنزل كل كتابة في صف مستقل، وتعيد كل قراءة القيمة نفسها كما هي. فتصبح الحالة ذاكرة لها عناوين، وفوق الذاكرة يمكن بناء معالج.

وبحسب قياسات الكاتب، نُفّذت 18 مليون تعليمة دون خطأ واحد، وطابق نحو 230,000 موضع ناتجَ آلة مرجعية دون أي اختلاف. وفي الحساب الطويل ارتفعت دقة النموذج على NUPA من 48.6% إلى 100%. وحين جُرّبت هذه الذاكرة نظامَ ملفات بين المحادثات، بلغت دقة الحقائق المتغيّرة 90% مقابل 30% عند إعادة لصق المحادثات القديمة. وبقيت جودة النص العادي قريبة من النموذج الأصلي.

وللتجربة حدود يذكرها الكاتب: فهي بطيئة، وتحتاج إلى driver لا إلى استدعاء عادي، والمعالج لا يشغّل نظام تشغيل. وحجم النسخة 18.8 جيجابايت. وهي تجربة فردية على مدونة، لا ورقة محكّمة ولا إصدار من مختبر Qwen.

ويتعلق جانب آخر من التجربة بملكية الأوزان. فهذا النوع من العمل لا يمكن إجراؤه إلا على نموذج يملك صاحبه أوزانه، ولا يستطيع أحد بناء شيء داخل نموذج يصل إليه عبر API فقط. ويبقى السؤال مفتوحًا عن المكان الأنسب للذاكرة الدقيقة: داخل النموذج أم في أداة بجانبه.